\frameforsection[t]{
  \renewcommand\currentblocktitle{\hypertarget{1_1}{延迟的定义-以CMOS反相器为例}}
  \outonlyblock{
    \vspace{-2ex}
    \hanging{
      \twocolumns{
	\begin{itemize}
	  \item CMOS反相器的延迟分为
	    \begin{itemize}
	      \item 下降延迟$t_{pf}$
	      \item 上升延迟$t_{pr}$
	    \end{itemize}
	  \item $t_{pf}\ne{}t_{pr}$\\
	    延迟由驱动门的输出电阻和负载门的输入电容决定，驱动门输出1时输出电阻
	    为PMOS开关导通时的输出电阻$R_{SP}$，驱动门输出0时输出电阻为NMOS开关
	    导通时输出电阻$R_{SN}$,而$R_{SP}=K_pR_{SN}\ne{}R_{SN}$，故$t_{pf}\ne{}t_{pr}$
	\end{itemize}
      }{
	\outfigure{.8}{images/1.pdf}
      }[c]
    }
  }
  \renewcommand\currentblocktitle{\hypertarget{1_2}{延迟的估算}}
  \outonlyblock{
    \vspace{-2ex}
    \twocolumns[.4]{
      \outfigure{.99}{images/延迟计算模型.pdf}
      [(c),(d)分别为$t_{pr},t_{pf}$开关级模型]
    }{
      \begin{enumerate}
	\item $\because$延迟与负载门输入电容有关
	\item $\therefore$延迟的估算需要由驱动门和负载门共同决定
	\item 为简化问题，假设:\\
	  (1)第1个反相器（驱动门）输出驱动性能完全相同的第2个反相器（负载门）\\
	  (2)反相器上拉PFET宽度为$W_P$，下拉NFET宽度为$W_N$(规范化表示)\\
	  (3)不考虑驱动门输出电容的影响\\
	\item 在驱动门输出上升和下降沿，负载门输入电容均为PFET和NFET栅极电容之和：\\
	  $C_{inv}=(W_P+W_N)C_G$
      \end{enumerate}
    }[t]
  }
   \outonlyblock{
    \vspace{-2ex}
    \twocolumns[.4]{
      \outfigure{.99}{images/延迟计算模型.pdf}
      [(c),(d)分别为$t_{pr},t_{pf}$开关级模型]
    }{
      \begin{enumerate}
	\setcounter{enumi}{4}	
	\item 根据上升沿等效电路模型，得\\
	  $t_{pr}=R_PC_{inv}=\frac{K_PK_{RN}(W_P+W_N)C_G}{W_P}$
	\item 类似地，\\
	  $t_{pf}=R_NC_{inv}=\frac{K_{RN}(W_P+W_N)C_G}{W_N}$
	\item \hypertarget{1_2_1}{在多数情况}下，希望$t_{pr}=t_{pf}$，只需令上面
	  两个式子相等，此时有：$W_P=K_PW_N$，且\\
	  $t_{inv}=t_{pr}=t_{pf}=(K_P+1)K_{RN}C_G=(K_P+1)\tau_N$\\
      \end{enumerate}
    }[t]
  }
  \renewcommand\currentblocktitle{\hypertarget{1_3_1}{延迟估算案例}}
  \outonlyblock{
    \begin{itemize}
      \item 案例描述
	\hanging{
	  \vspace{-5ex}
	  \twocolumns[.7]{
	    \begin{tcolorbox}
	      有与-或-非门电路如右图所示，它驱动一个FO4($C_{out}=4C_{inv}$)反相器，假设同一时间只有1个输入发生变化，计算该电路
	      的最大上升/下降时间和最小上升/下降时间，用$t_{inv}$表示
	    \end{tcolorbox}
	  }{
	    \outfigure{.9}{images/延迟估算案例电路.pdf}
	  }[c]
	}
    \end{itemize}
  }
  \outonlyblock{
    \hanging{
      \vspace{-5ex}
      \twocolumns[.25]{
	\vspace{-1ex}
	\outfigure{.99}{images/延迟估算案例电路.pdf}
      }{
	\begin{itemize}
	  \item 求解过程
	    \begin{enumerate}
	      \zihao{-5}
	      \item 负载电容为FO1时的4倍，故时延扩大了4倍
	      \item $\because$该电路上升沿中，下拉网络截止，上拉网络导通
	      \item $\therefore$当PMOS开关网络电阻最大/最小时，上升延迟最大/最小，当NMOS开关网络电阻最大/最小时，下降延迟
		最大/最小
	      \item 当$P_a,P_b$仅有1个导通,$P_c$导通（即abc=010或100）时,驱动输出为上升沿，且电阻最大，为反相器相应电阻
		的2倍，故$t_{pr}$最大值为$8t_{inv}$
	      \item 当$abc=000$时，PMOS网络导通，且电阻最小，为反相器电阻的1.5倍，故$t_{pr}$最小值为$6t_{inv}$
	      \item 同理，当abc=110时，对应最大下降时间，电阻扩大了2倍，故$t_{pf}$最大值为$8t_{inv}$,当abc=111时，电阻
		为原来的$\frac{2}{2+1}=$
	    \end{enumerate}
	\end{itemize}
      }[t]
    }
  }
}
